EP4CE6F17C8N

英特尔/Altera公司的EP4CE6F17C8N是Cyclone IV E FPGA系列中最小的成员，采用256引脚细间距BGA封装，具有C8商业速度等级。Cyclone IV E 器件针对低成本和低功耗进行了优化，主要面向大批量、成本敏感型应用。.

EP4CE6 提供 6,272 个逻辑元件 (LE)，每个元件包含一个 4 输入查找表 (LUT) 和一个触发器。392 个逻辑阵列块 (LAB) 将逻辑元件组织成网状路由架构。通过 30 个 M9K 块（每个块 9,216 位）的 270 Kbit 嵌入式存储器，该器件支持先进先出缓冲器、移位寄存器和用于存储系数表的 ROM。.

15 个嵌入式 18 x 18 位硬件乘法器是 FIR 滤波器、FFT 蝴蝶和电机控制算法等 DSP 功能的理想选择。每个乘法器还可配置为两个独立的 9 x 9 位乘法器，以更小的操作数宽度获得更高的吞吐量。18×18 乘法器的最大工作频率为 200 MHz。.

两个通用 PLL 提供时钟合成、相移和抖动抑制功能。每个 PLL 可通过可编程因子对输入时钟进行乘除，最多可生成三个输出时钟，并支持以 156 ps 为单位的动态相移。十个低偏移全局时钟网络在整个器件中分配时钟。.

179 个用户 I/O 分为 8 个 I/O 组，每个组都有独立的 VCCIO，支持不同的电压标准。支持的 I/O 标准包括 LVCMOS、LVTTL、SSTL-2、SSTL-18、HSTL-18、HSTL-15、差分 SSTL、差分 HSTL 和 LVDS（传输速率高达 840 Mbps，接收速率高达 875 Mbps）。片上终端 (OCT) 具有开机自动校准功能，可为信号完整性提供阻抗匹配。.

该器件通过带有专用 DQS/CQ 读取捕获电路的 I/O 元件 (IOE)，支持包括 DDR2 SDRAM（高达 200 MHz）、DDR SDRAM 和 QDRII SRAM 在内的外部存储器接口。.

配置支持无源串行 (PS)、JTAG 和快速无源并行 (FPP) 模式。C8 速度级是最快的商用级，可在 0C 至 85C 温度范围内提供最佳时序性能。设计使用英特尔 Quartus Prime 软件完成。.

FBGA-256 封装（17 x 17 毫米，1.0 毫米间距）是 EP4CE6 的唯一封装选项。对于需要较小封装面积的应用，可考虑采用 TQFP-144 封装（减少了 I/O 数量）的 EP4CE6。.

**EP4CE6 采用基于行/列的二维架构。逻辑阵列块 (LAB) 在整个器件上按行和列排列，通过多级路由层次结构连接。每个 LAB 包含 16 个 LE、本地互连和 LAB 控制信号。.

**逻辑单元（LE）：** 每个逻辑单元包含一个 4 输入 LUT（可实现任何 4 输入布尔函数）、一个可编程寄存器（具有同步清零、异步清零/预置和使能功能的 D 触发器）、用于算术函数的进位链和用于流水线的寄存器链。LUT 还可以在同一个 LE 中实现 3 个输入功能和一个寄存器。.

**M9K 存储器块：** 每个 M9K 块提供 9,216 位双口存储器，可配置为单口、简单双口、真正双口、ROM、移位寄存器或 FIFO。宽度配置范围从 1 位（8192 深度）到 36 位（256 深度）。可选的输出流水线寄存器以一个周期的延迟为代价提高了时钟频率。最大工作频率为 238 MHz。.

** 嵌入式乘法器：** 每个 18 x 18 乘法器块可执行单个 18 x 18 乘法或两个独立的 9 x 9 乘法。乘法器接受二进制或无符号输入。输入和输出寄存器可用于流水线运算。18 x 18 的最高频率为 200 MHz，9 x 9 的最高频率为 260 MHz。.

**PLL：** 每个 PLL 包含一个相位频率检测器 (PFD)、电荷泵、环路滤波器和 VCO。VCO 的工作频率为 600 MHz 至 1300 MHz。输出分频器根据 VCO 频率产生时钟。功能包括可编程占空比、相移、扩频时钟和时钟切换。.