EP4CE6F17C8N

El EP4CE6F17C8N de Intel/Altera es el miembro más pequeño de la familia Cyclone IV E FPGA en un encapsulado BGA Fine-pitch de 256 patillas con el grado de velocidad comercial C8. Los dispositivos Cyclone IV E están optimizados para ofrecer bajo coste y bajo consumo, y están destinados a aplicaciones de gran volumen y sensibles a los costes.

El EP4CE6 proporciona 6.272 elementos lógicos (LE), cada uno de los cuales contiene una tabla de consulta (LUT) de 4 entradas y un flip-flop. Los 392 bloques de matriz lógica (LAB) organizan los LE en una arquitectura de enrutamiento de malla. Con 270 Kbit de memoria integrada en 30 bloques M9K (cada uno de 9.216 bits), el dispositivo admite búferes FIFO, registros de desplazamiento y almacenamiento ROM para tablas de coeficientes.

Los 15 multiplicadores hardware integrados de 18 x 18 bits son ideales para funciones DSP como filtros FIR, mariposas FFT y algoritmos de control de motores. Cada multiplicador también puede configurarse como dos multiplicadores independientes de 9 x 9 bits para obtener un mayor rendimiento con anchuras de operando menores. La frecuencia máxima de funcionamiento de los multiplicadores 18×18 es de 200 MHz.

Dos PLL de propósito general proporcionan síntesis de reloj, cambio de fase y reducción de fluctuaciones. Cada PLL puede multiplicar y dividir el reloj de entrada por factores programables, generar hasta tres relojes de salida y soportar el desfase dinámico en pasos de 156 ps. Diez redes de reloj global de baja distorsión distribuyen los relojes por todo el dispositivo.

Las 179 E/S de usuario están organizadas en 8 bancos de E/S, cada uno con VCCIO independiente compatible con diferentes estándares de voltaje. Los estándares de E/S compatibles son LVCMOS, LVTTL, SSTL-2, SSTL-18, HSTL-18, HSTL-15, SSTL diferencial, HSTL diferencial y LVDS (hasta 840 Mbps de transmisión y 875 Mbps de recepción). La terminación en chip (OCT) con calibración automática en el encendido proporciona adaptación de impedancia para la integridad de la señal.

El dispositivo admite interfaces de memoria externa, incluidas DDR2 SDRAM (hasta 200 MHz), DDR SDRAM y QDRII SRAM a través de los elementos de E/S (IOE) con circuitos de captura de lectura DQS/CQ dedicados.

La configuración admite los modos serie pasiva (PS), JTAG y paralelo pasivo rápido (FPP). El grado de velocidad C8 es el grado comercial más rápido y proporciona el mejor rendimiento de temporización para el rango de temperaturas de 0C a 85C. El diseño se realiza utilizando el software Intel Quartus Prime.

El encapsulado FBGA-256 (17 x 17 mm, paso de 1,0 mm) es la única opción de encapsulado para el EP4CE6. Para aplicaciones que requieren una huella más pequeña, considere el EP4CE6 en el paquete TQFP-144 (con un número reducido de E/S).

**Arquitectura Cyclone IV E:** El EP4CE6 utiliza una arquitectura 2D basada en filas y columnas. Los bloques de matriz lógica (LAB) están dispuestos en filas y columnas a lo largo del dispositivo, conectados por una jerarquía de enrutamiento multinivel. Cada LAB contiene 16 LE, interconexión local y señales de control de LAB.

**Elemento lógico (LE):** Cada LE contiene una LUT de 4 entradas que puede implementar cualquier función booleana de 4 entradas, un registro programable (flip-flop D con borrado síncrono, borrado/preset asíncrono y habilitación), una cadena de transporte para funciones aritméticas y una cadena de registro para pipelining. La LUT también puede implementar una función de 3 entradas más un registro en la misma LE.

**Bloque de memoria M9K:** Cada bloque M9K proporciona 9.216 bits de memoria de doble puerto, configurable como puerto único, puerto doble simple, puerto doble verdadero, ROM, registro de desplazamiento o FIFO. Las configuraciones de anchura van de 1 bit (8192 de profundidad) a 36 bits (256 de profundidad). El registro pipeline de salida opcional mejora la frecuencia de reloj a costa de un ciclo de latencia. La frecuencia máxima de funcionamiento es de 238 MHz.

**Multiplicador integrado:** Cada bloque multiplicador 18 x 18 puede realizar una sola multiplicación 18 x 18 o dos multiplicaciones 9 x 9 independientes. El multiplicador acepta entradas en complemento a dos o sin signo. Dispone de registros de entrada y salida para pipelining. La frecuencia máxima es de 200 MHz para 18 x 18 y de 260 MHz para 9 x 9.

**Cada PLL contiene un detector de frecuencia de fase (PFD), una bomba de carga, un filtro de bucle y un VCO. El VCO funciona entre 600 MHz y 1300 MHz. Los divisores de salida generan relojes a partir de la frecuencia del VCO. Las funciones incluyen ciclo de trabajo programable, cambio de fase, sincronización de espectro ensanchado y conmutación de reloj.