74HC573PW

Nexperia 的 74HC573PW 是一款八位（8 位）D 型透明锁存器，具有 3 态输出，采用 20 引脚 TSSOP 封装。它是数字系统设计中应用最广泛的总线锁存器器件之一，尤其适用于微处理器和微控制器的地址/数据总线解复用。.

74HC573 在功能上与 74HC373 完全相同，但引脚布局不同，所有数据输入都位于封装的一侧，而所有输出都位于封装的另一侧。这种直通式引脚布局大大简化了面向总线设计的 PCB 布局，数据总线从左到右（或从上到下）流经锁存器。相比之下，74HC373 的输入和输出交错排列，使得总线布线更加复杂。.

该器件提供两种控制功能：锁存使能（LE）和输出使能（OE）。LE 引脚控制锁存器是透明（将输入数据传递到输出）还是保持（锁存最后一个数据）。OE 引脚控制输出是激活（驱动总线）还是处于高阻抗状态（与总线断开）。这两个控制独立运行：OE 只影响输出缓冲器，而不影响内部锁存状态，因此即使输出被禁用，锁存数据也会保留。.

透明锁存器操作：当 LE 为高电平时，每个 D 输入直接通过各自的锁存器到达相应的 Q 输出。之所以说锁存器是 ‘透明 ’的，是因为输出跟随输入，只有传播延迟（VCC=4.5V 时约为 14ns）。该模式在微处理器用有效数据驱动地址/数据总线时使用。当 LE 从高电平转换到低电平时，下降沿时 D 输入端的数据被捕获（锁存）并保持在 Q 输出端。然后，锁存器变得不透明--D 输入端的变化不再影响 Q 输出，直到 LE 再次变为高电平。.

三态输出控制：OE 引脚控制输出缓冲器，与锁存状态无关。当 OE 为低电平（激活）时，输出用锁存数据驱动总线。当 OE 为高电平时，所有输出都进入高阻抗（Hi-Z）状态，从而有效地断开器件与总线的连接。这样，多个器件就可以共享一条公共输出总线，而不会发生争用。即使输出被禁用，内部锁存器也会继续保持数据，因此当 OE 再次变为低电平时，数据立即可用。.

微处理器总线解复用：74HC573 的主要应用是解复用许多微处理器和微控制器使用的地址/数据组合总线。在这些系统中，相同的物理引脚在不同的时钟相位上同时传输地址和数据信息。74HC573 在地址阶段捕获地址（LE=高电平，然后 LE 变为低电平以锁存），当总线转换到数据阶段时，锁存的地址在输出端保持稳定。这样，当数据总线可用于读/写操作时，系统可使用地址进行存储器解码。.

74HC573 也常用作输出端口扩展器。微控制器通过驱动 D 输入和 LE 脉冲将数据写入锁存器。然后，锁存数据驱动外部外设（LED、继电器、显示器），与微控制器总线状态无关。OE 引脚可根据需要启用/禁用端口输出。.

74HC 变体的工作电压范围为 2.0V 至 6.0V，采用 CMOS 输入电平，而 74HCT 变体的工作电压范围为 4.5V 至 5.5V，采用 TTL 兼容输入电平。当与 5V TTL 或 CMOS 逻辑连接时，HCT 变体是首选，而 HC 变体则用于低电压应用。.

所有输入端上的输入钳位二极管可通过限流电阻与超过 VCC 的电压连接。在混合电压系统中，输入信号可能来自更高的电压域，这一特性非常有用。根据 JESD 78 二级 B 类标准，闩锁性能超过 100mA，可确保在恶劣的电气环境中可靠运行。.

74HC573PW 作为 8 个独立的 D 型透明锁存器运行，具有通用控制输入和 3 态输出缓冲器。.

透明锁存单元：8 个锁存单元中的每个单元都由一个数据输入端 (D)、一个传输门、一个反馈反相器和一个输出缓冲器组成。当 LE 为高电平时，传输门将 D 输入连接到锁存器节点，反馈反相器保持逻辑电平。输出缓冲器根据锁存节点的值驱动 Q 输出。在这种透明状态下，Q 输出跟随 D 输入，传播延迟由传输门和输出缓冲器延迟决定（VCC=4.5V 时约为 14ns）。.

锁存操作：当 LE 从高电平转换为低电平时，传输门打开，断开 D 输入与锁存节点的连接。然后，反馈反相器在锁存节点无限期地保持最后一个逻辑电平（只要保持供电）。Q 输出继续驱动锁存值。关键的时序参数是数据设置时间（tsu，通常为 3-5ns）：D 输入必须在 LE 下降沿之前至少稳定 tsu，以确保正确的数据捕获。数据保持时间（th）通常在 LE 下降沿后 1-2ns 内。.

三态输出缓冲器：每个输出缓冲器由一对互补 MOSFET（P 沟道上拉和 N 沟道下拉）组成，可通过 OE 控制启用或禁用。当 OE 为低电平（输出启用）时，缓冲器正常工作，根据锁存数据驱动输出高电平或低电平。当 OE 为高电平（输出禁用）时，两个 MOSFET 均关闭，输出处于高阻抗状态。Hi-Z 状态下的输出阻抗通常大于 1 欧姆，可有效断开器件与总线的连接。OE 控制不会影响内部锁存节点 - 无论处于何种 OE 状态，锁存数据都会保留。.

控制独立：LE 和 OE 控制完全独立。这意味着：(1) 锁存器可在输出禁用（OE=高）时进行更新（LE 拨动），从而允许器件在启用输出前预先加载数据。(2) 输出可以禁用（OE=高），同时锁存器保留当前数据，允许其他设备驱动总线。(3) 如果需要，两种控制可同时操作，但必须注意满足数据捕获的时序要求。.

直通式引脚布局：TSSOP-20 封装的引脚排列方式是，所有数据输入（D0-D7）位于一侧（引脚 2-9），所有数据输出（Q0-Q7）位于另一侧（引脚 12-19）。控制引脚（OE 位于引脚 1，LE 位于引脚 11）和电源引脚（VCC 位于引脚 20，GND 位于引脚 10）位于两端。这种直通式布局使器件可以放置在两条总线之间，并将布线复杂度降到最低--输入总线从一侧进入，输出总线从另一侧输出，而控制信号则来自两端。.

CMOS 实现：该器件采用硅门 CMOS 技术，具有互补的 N 沟道和 P 沟道 MOSFET。CMOS 实现提供了：(1) 几乎零静态功耗（只有在输入稳定和器件不开关时才有漏电流）；(2) 轨至轨输出摆幅（VOL 接近 0V，VOH 接近 VCC）；(3) 对称输出驱动能力（VCC=4.5V 时+/-7.8mA 源电流和灌电流）；(4) 宽输入阈值带来的高抗噪能力（HC 变体的 VCC 约为 30-70%）。.

避免总线争用：当多个三态设备共享一条公共总线时，任何时候都只能有一个设备驱动总线。当两个或更多器件试图同时将总线驱动到不同的逻辑电平时，就会发生总线争用，从而导致电流过大，损坏输出缓冲器。系统设计人员必须确保总线上所有设备的 OE 信号是互斥的。一种常用的技术是使用解码器（如 74HC238）来生成 OE 信号，确保每次只启用一个器件。.