74HC573PW

El 74HC573PW de Nexperia es un latch transparente de tipo D octal (8 bits) con salidas de 3 estados, alojado en un encapsulado TSSOP de 20 patillas. Es uno de los dispositivos de enclavamiento de bus más utilizados en el diseño de sistemas digitales, especialmente para la demultiplexación de bus de datos/dirección de microprocesadores y microcontroladores.

El 74HC573 es funcionalmente idéntico al 74HC373, pero con un pinout diferente que coloca todas las entradas de datos en un lado del encapsulado y todas las salidas en el lado opuesto. Esta disposición de patillas simplifica enormemente el diseño de la placa de circuito impreso para los diseños orientados a bus, en los que el bus de datos fluye de izquierda a derecha (o de arriba abajo) a través del latch. El 74HC373, por el contrario, tiene entradas y salidas intercaladas, lo que complica el encaminamiento del bus.

El dispositivo ofrece dos funciones de control: habilitación de enclavamiento (LE) y habilitación de salida (OE). El pin LE controla si los latches están transparentes (pasando datos de entrada a las salidas) o reteniendo (reteniendo el último dato). El pin OE controla si las salidas están activas (conduciendo el bus) o en estado de alta impedancia (desconectadas del bus). Estos dos controles funcionan de forma independiente: OE sólo afecta a los búferes de salida, no al estado interno de enclavamiento, por lo que los datos enclavados se conservan incluso cuando las salidas están desactivadas.

Operación Latch Transparente: Cuando LE está en ALTO, cada entrada D pasa directamente a través de su respectivo latch a la salida Q correspondiente. Se dice que el latch es ‘transparente’ porque la salida sigue a la entrada con sólo el retardo de propagación (aproximadamente 14ns a VCC=4,5V). Este modo se utiliza durante el tiempo en que el microprocesador está conduciendo el bus de direcciones/datos con datos válidos. Cuando LE transita de ALTO a BAJO, los datos presentes en las entradas D en el momento del flanco descendente son capturados (latched) y retenidos en las salidas Q. El latch se vuelve entonces opaco - los cambios en las entradas D ya no afectan a las salidas Q hasta que LE pasa a HIGH de nuevo.

Control de salida de 3 estados: El pin OE controla los buffers de salida independientemente del estado del latch. Cuando OE está BAJO (activo), las salidas conducen el bus con los datos enclavados. Cuando OE está en ALTO, todas las salidas pasan al estado de alta impedancia (Hi-Z), desconectando el dispositivo del bus. Esto permite que varios dispositivos compartan un bus de salida común sin contención. El latch interno sigue manteniendo sus datos incluso cuando las salidas están deshabilitadas, por lo que los datos están disponibles inmediatamente cuando OE vuelve a estar en BAJO.

Demultiplexación del bus del microprocesador: La principal aplicación del 74HC573 es la demultiplexación del bus combinado de direcciones/datos utilizado por muchos microprocesadores y microcontroladores. En estos sistemas, los mismos pines físicos llevan tanto información de direcciones como de datos en diferentes fases de reloj. El 74HC573 captura la dirección durante la fase de dirección (LE=HIGH, luego LE pasa a LOW para enclavarse), y la dirección enclavada permanece estable en las salidas mientras el bus pasa a la fase de datos. Esto permite al sistema utilizar la dirección para decodificar la memoria mientras el bus de datos está libre para operaciones de lectura/escritura.

El 74HC573 también se utiliza habitualmente como expansor del puerto de salida. Un microcontrolador escribe datos en el enclavamiento mediante la conducción de las entradas D y pulsando LE. Los datos enclavados controlan los periféricos externos (LEDs, relés, pantallas) independientemente del estado del bus del microcontrolador. El pin OE puede utilizarse para activar/desactivar las salidas del puerto según sea necesario.

La variante 74HC funciona en todo el rango de alimentación de 2,0 V a 6,0 V con niveles de entrada CMOS, mientras que la variante 74HCT funciona a 4,5 V a 5,5 V con niveles de entrada compatibles con TTL. La variante HCT es preferible cuando se interconecta con lógica TTL o CMOS de 5 V, mientras que la variante HC se utiliza para aplicaciones de voltaje más bajo.

Los diodos de bloqueo de entrada en todas las entradas permiten la interconexión con tensiones superiores a VCC mediante resistencias limitadoras de corriente. Esta característica resulta útil en sistemas de tensión mixta en los que las señales de entrada pueden proceder de un dominio de tensión superior. El rendimiento de latch-up supera los 100 mA según JESD 78 Clase II Nivel B, lo que garantiza un funcionamiento fiable en entornos eléctricos adversos.

El 74HC573PW funciona como 8 latches transparentes de tipo D independientes con entradas de control comunes y búferes de salida de 3 estados.

Célula de enclavamiento transparente: Cada una de las 8 células de enclavamiento consta de una entrada de datos (D), una puerta de transmisión, un inversor de realimentación y un búfer a la salida. Cuando LE está en ALTO, la puerta de transmisión conecta la entrada D al nodo latch, y el inversor de realimentación mantiene el nivel lógico. El buffer de salida conduce la salida Q con el valor en el nodo latch. En este estado transparente, la salida Q sigue a la entrada D con un retardo de propagación determinado por los retardos de la puerta de transmisión y del buffer de salida (aproximadamente 14ns a VCC=4,5V).

Operación Latch: Cuando LE pasa de ALTO a BAJO, la puerta de transmisión se abre, desconectando la entrada D del nodo latch. El inversor de realimentación mantiene entonces el último nivel lógico en el nodo latch indefinidamente (mientras se mantenga la alimentación). La salida Q sigue conduciendo el valor enclavado. El parámetro de temporización crítico es el tiempo de establecimiento de datos (tsu, normalmente 3-5ns): la entrada D debe ser estable durante al menos tsu antes del flanco descendente de LE para garantizar una captura de datos correcta. El tiempo de retención de datos (th) es típicamente 1-2ns después del flanco descendente de LE.

Búfer de salida de 3 estados: Cada búfer de salida consiste en un par de MOSFETs complementarios (canal P pull-up y canal N pull-down) que pueden ser activados o desactivados por el control OE. Cuando OE está en LOW (salida habilitada), el buffer funciona normalmente, conduciendo la salida a HIGH o LOW en función de los datos del latch. Cuando OE está en HIGH (salida deshabilitada), ambos MOSFETs se apagan, colocando la salida en estado de alta impedancia. La impedancia de salida en el estado Hi-Z es típicamente >1Gohm, desconectando efectivamente el dispositivo del bus. El control OE no afecta al nodo de enclavamiento interno - los datos enclavados se conservan independientemente del estado OE.

Independencia de los mandos: Los controles LE y OE son completamente independientes. Esto significa que: (1) El latch puede actualizarse (LE conmutado) mientras las salidas están deshabilitadas (OE=HIGH), permitiendo que el dispositivo se precargue con datos antes de habilitar las salidas. (2) Las salidas pueden deshabilitarse (OE=HIGH) mientras el latch retiene sus datos actuales, permitiendo que otros dispositivos manejen el bus. (3) Ambos controles pueden ser operados simultáneamente si se desea, aunque se debe tener cuidado para cumplir con los requisitos de temporización para la captura de datos.

Disposición de los pines: El encapsulado TSSOP-20 dispone los pines de forma que todas las entradas de datos (D0-D7) están en un lado (pines 2-9) y todas las salidas de datos (Q0-Q7) están en el lado opuesto (pines 12-19). Los pines de control (OE en el pin 1, LE en el pin 11) y de alimentación (VCC en el pin 20, GND en el pin 10) están en los extremos. Esta disposición de flujo permite colocar el dispositivo entre dos trazas de bus con una complejidad de encaminamiento mínima: el bus de entrada entra por un lado, el bus de salida sale por el otro y las señales de control llegan por los extremos.

Implementación CMOS: El dispositivo utiliza tecnología CMOS de puerta de silicio con MOSFET de canal N y canal P complementarios. La implementación CMOS proporciona: (1) disipación de potencia estática prácticamente nula (sólo fluye corriente de fuga cuando las entradas son estables y el dispositivo no está conmutando); (2) oscilación de salida de carril a carril (VOL cerca de 0 V, VOH cerca de VCC); (3) capacidad de accionamiento de salida simétrica (+/-7,8 mA de fuente y sumidero a VCC=4,5 V); (4) alta inmunidad al ruido debido a los amplios umbrales de entrada (aproximadamente 30-70% de VCC para la variante HC).

Evitar la contención del bus: Cuando varios dispositivos de 3 estados comparten un bus común, sólo un dispositivo debe conducir el bus en cualquier momento. La contención de bus se produce cuando dos o más dispositivos intentan conducir el bus a diferentes niveles lógicos simultáneamente, lo que puede causar un flujo de corriente excesivo y dañar los búferes de salida. El diseñador del sistema debe asegurarse de que las señales OE de todos los dispositivos del bus se excluyan mutuamente. Una técnica común es utilizar un decodificador (como el 74HC238) para generar las señales OE, asegurando que sólo un dispositivo está habilitado a la vez.