LPC1768FBD100

El LPC1768FBD100 de NXP Semiconductors es el miembro estrella de la familia LPC176x/5x de microcontroladores ARM Cortex-M3, que ofrece la máxima densidad de memoria (512 KB Flash / 64 KB SRAM) y el conjunto completo de periféricos en un encapsulado LQFP de 100 patillas. Es una de las MCU Cortex-M3 más populares y extendidas del sector, con un ecosistema maduro y un amplio soporte de software.

El LPC1768 es importante porque fue uno de los primeros dispositivos Cortex-M3 en integrar Ethernet MAC, USB 2.0 y CAN en un solo chip, dirigido a aplicaciones de redes industriales, control de motores y medición inteligente que antes requerían varios chips o un procesador ARM9 de gama superior. La compatibilidad de pines con el antiguo LPC2368 (ARM7TDMI) permite migrar fácilmente de ARM7 a Cortex-M3 con sólo cambiar el software.

El núcleo ARM Cortex-M3 funciona hasta a 100 MHz y alcanza 1,25 DMIPS/MHz (125 DMIPS a 100 MHz). El pipeline de 3 etapas con preconfiguración especulativa de bifurcaciones proporciona un rendimiento eficiente de las instrucciones. El NVIC integrado admite hasta 33 vectores de interrupción con 8 niveles de prioridad programables, lo que permite gestionar las interrupciones de forma determinista y en tiempo real. La MPU permite al software privilegiado definir 8 regiones de memoria con permisos de acceso individuales, protegiendo los datos críticos de la corrupción por código no privilegiado.

La memoria Flash de 512 KB proporciona un amplio almacenamiento de código para aplicaciones complejas, como pilas TCP/IP, pilas de dispositivos USB, pilas de protocolos CAN y algoritmos de control de motores. La Flash admite programación en el sistema (ISP) a través de UART y programación en la aplicación (IAP) para actualizaciones de firmware, registro de datos e implementación de cargadores de arranque. La SRAM de 64 KB es suficiente para grandes estructuras de datos de aplicaciones, búferes de red y búferes de punto final USB.

El GPDMA de 8 canales es una característica de rendimiento clave que permite transferencias de datos entre periféricos y memoria sin intervención de la CPU. Cada canal DMA puede activarse por UART, SSP, I2S, ADC, DAC, eventos de coincidencia de temporizador o peticiones DMA externas. La matriz AHB multicapa proporciona rutas de bus separadas para la CPU, DMA, Ethernet y USB, eliminando los retrasos de arbitraje y permitiendo transacciones de bus concurrentes. Esta arquitectura permite a la CPU ejecutar código desde Flash mientras el DMA transfiere simultáneamente paquetes Ethernet y datos USB.

La MAC Ethernet con interfaz RMII y controlador DMA dedicado proporciona capacidad Ethernet de 10/100 Mbps. La MAC implementa la capa MAC IEEE 802.3, incluida la generación/comprobación de CRC, el filtrado de tramas y el control de flujo. El motor DMA dedicado gestiona la recepción y transmisión de tramas de forma autónoma, reduciendo la sobrecarga de la CPU para la comunicación en red. Se requiere un chip PHY externo (como DP83848 o LAN8720) para completar la capa física.

El controlador USB 2.0 de velocidad completa admite los modos Dispositivo, Anfitrión y OTG. En modo Dispositivo, admite hasta 16 puntos finales (además de EP0) con DMA dedicado. En modo Host, puede enumerar los periféricos USB y comunicarse con ellos. El modo OTG permite al dispositivo actuar como host o periférico. El PHY en chip elimina la necesidad de un transceptor USB externo.

El controlador CAN 2.0B dual es esencial para aplicaciones industriales y de automoción. Cada canal admite identificadores estándar (11 bits) y ampliados (29 bits), con filtros de aceptación individuales. El controlador CAN gestiona la temporización de bits, el relleno, el CRC y la gestión de errores en hardware, reduciendo la sobrecarga de la CPU.

El PWM de control del motor admite el accionamiento de motores trifásicos con salidas PWM complementarias, generación de tiempo muerto y entradas de protección contra fallos. Combinado con el ADC (que puede sincronizarse con el PWM para el muestreo de corriente) y la interfaz de codificador en cuadratura, el LPC1768 proporciona un subsistema de control de motor completo.

Los 4 modos de bajo consumo (Sleep, Deep-sleep, Power-down, Deep power-down) con el Wake-up Interrupt Controller (WIC) permiten aplicaciones alimentadas por batería. En el modo Deep power-down, el RTC puede permanecer operativo desde la alimentación VBAT mientras el resto del chip está apagado, consumiendo sólo unos pocos microamperios.

La plataforma mbed (ahora parte de Arm) se lanzó originalmente con el LPC1768 como MCU de referencia, y el compilador en línea mbed y el HDK se diseñaron en torno a él. Gracias a ello, el LPC1768 cuenta con una de las mayores colecciones de bibliotecas de código abierto y código de ejemplo entre los dispositivos Cortex-M3. El dispositivo también es compatible con MCUXpresso IDE de NXP, Keil MDK, IAR Embedded Workbench y las cadenas de herramientas basadas en GCC.

El LPC1768FBD100 funciona como un completo sistema microcontrolador integrado de 32 bits centrado en el núcleo del procesador ARM Cortex-M3 con una matriz de bus AHB multicapa que proporciona rutas de datos de gran ancho de banda entre maestros y esclavos.

Núcleo ARM Cortex-M3: El Cortex-M3 es un procesador RISC de 32 bits que implementa la arquitectura ARMv7-M con el conjunto de instrucciones Thumb-2. A diferencia del antiguo ARM7TDMI (que utiliza los conjuntos de instrucciones ARM/Thumb), el Cortex-M3 utiliza exclusivamente el conjunto de instrucciones Thumb-2 mixto de 16/32 bits, con lo que se consigue una mayor densidad de código. El pipeline de 3 etapas (Fetch, Decode, Execute) con especulación de bifurcación permite ejecutar en un solo ciclo la mayoría de las instrucciones de 16 bits. El procesador incluye una instrucción de división por hardware (2-12 ciclos), soporte de banda de bits para la manipulación atómica de bits y soporte de acceso a memoria no alineada.

NVIC y gestión de interrupciones: El controlador de interrupciones vectoriales anidadas admite hasta 33 vectores de interrupción con 8 niveles de prioridad. En caso de interrupción, el procesador coloca automáticamente 8 registros (R0-R3, R12, LR, PC, xPSR) en la pila en 12 ciclos, y los vacía automáticamente al volver en 12 ciclos. Esta optimización de encadenamiento de colas y llegada tardía garantiza una latencia de interrupción determinista. El WIC (Wake-up Interrupt Controller) permite al procesador despertar de los modos Deep-sleep y Power-down en cualquier interrupción habilitada sin intervención de la CPU.

Matriz AHB multicapa: La matriz de bus proporciona 4 buses AHB separados para los 4 buses maestros: CPU, DMA, Ethernet y USB. Cada maestro puede acceder a cualquier esclavo (Flash, SRAM, registros periféricos) de forma independiente, sin bloquear a otros maestros. El bus APB dividido permite a la CPU y al DMA acceder simultáneamente a distintos periféricos APB. Esta arquitectura es fundamental para que los controladores DMA de Ethernet y USB mantengan transferencias de datos de alto rendimiento sin afectar a la ejecución de la CPU.

Mapa de memoria: El Cortex-M3 define un mapa de memoria fijo. La Flash se asigna a 0x00000000 (espacio de código), la SRAM a 0x10000000 (espacio de datos) y los periféricos a 0x40000000 (APB) y 0x50000000 (AHB). La región de banda de bits asigna cada bit de las regiones 0x20000000 (SRAM) y 0x40000000 (periféricos) a una dirección de palabra en la región de alias de banda de bits, lo que permite operaciones atómicas de establecimiento/borrado de bits sin secuencias de lectura-modificación-escritura.

Sistema de reloj: El oscilador principal (cristal externo de 1-25 MHz) o el oscilador RC interno de 4 MHz alimentan el PLL0, que multiplica la frecuencia para generar el reloj de la CPU (hasta 100 MHz), el reloj USB (48 MHz desde PLL1) y los relojes de los periféricos. Cada periférico tiene su propio divisor de reloj, lo que permite que los periféricos que no se utilicen se reproduzcan lentamente o no se reproduzcan para ahorrar energía. La función de salida de reloj (CLKOUT) puede reflejar cualquier reloj interno en un pin externo para depuración.

Gestión de la energía: Los 4 modos de alimentación reducen el consumo de energía progresivamente. El modo de reposo detiene el reloj de la CPU pero mantiene todos los periféricos en funcionamiento; cualquier interrupción despierta a la CPU. El modo Deep-sleep detiene la Flash y la mayoría de los relojes; sólo el RTC, el WDT y el BOD pueden generar interrupciones de activación. El modo Power-down detiene todos los relojes internos y la Flash; el WIC permanece activo y puede despertar al procesador desde interrupciones externas, RTC, actividad USB, Ethernet wake-up, o actividad CAN. El modo de apagado profundo apaga todo el chip excepto el RTC (alimentado desde VBAT) y el WIC; el consumo de corriente es de aproximadamente 0,3 uA. La PMU integrada gestiona automáticamente las transiciones de modo de alimentación.

Funcionamiento DMA: El GPDMA soporta 8 canales, cada uno configurable independientemente para dirección de origen/destino, tamaño de transferencia, tamaño de ráfaga y control de flujo. El DMA puede realizar transferencias de memoria a memoria, de memoria a periférico y de periférico a memoria. Cada periférico que soporta DMA (UART, SSP, I2S, ADC, DAC, timer match) tiene líneas de petición DMA dedicadas conectadas al controlador DMA. El controlador DMA arbitra entre canales en base a prioridades y genera una interrupción cuando una transferencia se completa o encuentra un error.

Ethernet MAC: La MAC implementa la capa MAC IEEE 802.3 con DMA. Las tramas recibidas se almacenan en memorias SRAM señaladas por anillos de descriptores. El motor DMA gestiona el anillo descriptor de forma autónoma, obteniendo nuevos descriptores y almacenando los datos recibidos. Las tramas de transmisión se describen de forma similar mediante anillos de descriptores. La MAC realiza el filtrado de direcciones (promiscuo, hash o coincidencia exacta), la detección de etiquetas VLAN y la verificación de la suma de comprobación de las tramas. La interfaz RMII se conecta a un chip PHY externo con sólo 7 señales (REF_CLK, TXD[0:1], TX_EN, RXD[0:1], RX_ER, CRS_DV).

ADC y DAC: El ADC de 12 bits utiliza una arquitectura de registro de aproximación sucesiva (SAR) con un tiempo de conversión de aproximadamente 2,4 us por canal a una velocidad de 200 kHz. El ADC puede activarse por eventos de coincidencia del temporizador para un muestreo periódico preciso, o por el PWM de control del motor para la medición sincronizada de la corriente del motor. El DAC de 10 bits utiliza una red en escalera R-2R con un tiempo de establecimiento de aproximadamente 1 us. La salida del DAC puede sincronizarse con un temporizador para la generación de formas de onda, o ser controlada por el DMA para la salida de formas de onda arbitrarias.