MC56F8037VLH

El MC56F8037VLH de NXP Semiconductors (antes Freescale) es un controlador digital de señales (DSC) de 16 bits que combina funciones de procesamiento digital de señales y microcontrolador en un solo chip. Está basado en el núcleo 56800E, una arquitectura dual de tipo Harvard con tres unidades de ejecución paralela que pueden realizar hasta seis operaciones por ciclo de instrucción.

El núcleo 56800E funciona a 32 MHz y ofrece un rendimiento de 32 MIPS. Incorpora una MAC (Multiplicación-Acumulación) paralela de 16×16 bits de un solo ciclo, cuatro acumuladores de 36 bits con bits de extensión, una ALU de 32 bits con cambiador multibit, bucles DO y REP por hardware y un conjunto de instrucciones paralelas con modos de direccionamiento DSP únicos. El modelo de programación de estilo MCU y el conjunto de instrucciones optimizado admiten una salida eficiente del compilador de C para un desarrollo rápido.

La memoria incluye 64 KB (32K x 16) de programa Flash con borrado de página (512 bytes/página) y funciones de seguridad/protección, además de 8 KB (4K x 16) de RAM unificada de datos/programa. La arquitectura Harvard dual permite hasta tres accesos simultáneos a la memoria por ciclo de instrucción. La emulación EEPROM es posible utilizando la Flash.

El módulo PWM de 6 canales funciona a un reloj de hasta 96 MHz con una resolución de 15 bits y admite los modos alineado al centro y alineado al borde. Cuatro entradas de fallo programables con filtros digitales proporcionan protección. Las salidas PWM pueden proceder del generador PWM, GPIO externo, temporizadores internos, comparadores analógicos o comparaciones de límite ADC.

Dos ADC independientes de 12 bits proporcionan 2 x 8 canales con soporte de conversión simultánea y secuencial, sincronizados por PWM y módulos de temporizador a hasta 2,67 MSPS. Dos DAC de 12 bits ofrecen un tiempo de establecimiento de 2 us y generación automática de formas de onda (cuadrada, triangular, diente de sierra).

Los periféricos de comunicación incluyen dos QSCI (UART con LIN esclavo), dos QSPI, un I2C (400 kbps) y un MSCAN (CAN 2.0A/B, hasta 1 Mbps, 5 búferes RX + 3 TX). Dos módulos Quad Timer proporcionan ocho contadores/temporizadores de 16 bits con 12 modos de funcionamiento cada uno.

El MC56F8037VLH incluye 53 pines GPIO con tolerancia de 5 V, interfaz de depuración JTAG/OnCE, reguladores en chip, PLL, oscilador de relajación interno y gestión de energía (modos Wait y Stop). El encapsulado 64-LQFP mide 10 x 10 mm.

Nota: NXP designa la familia 56F803X como “No recomendada para nuevos diseños” (NRND). El producto está incluido en el programa de longevidad de productos de NXP con suministro garantizado durante un mínimo de 10 años tras el lanzamiento. Los diseñadores deberían considerar la serie MC56F837xx o Kinetis KV para nuevos diseños.

**Núcleo DSC 56800E:** El núcleo 56800E utiliza una arquitectura Harvard dual modificada con buses de memoria de programa y datos separados, lo que permite hasta tres accesos simultáneos a la memoria por ciclo de instrucción. Tres unidades de ejecución operan en paralelo: ALU de datos, Unidad de Generación de Direcciones (AGU) y Controlador de Programa. Esto permite realizar hasta seis operaciones por instrucción (1 ALU de datos, 2 cálculos de direcciones, 2 movimientos de datos, 1 control de programa).

**MAC y acumuladores:** El MAC de 16×16 bits realiza operaciones de multiplicación-acumulación de un solo ciclo. Cuatro acumuladores de 36 bits (con extensión de 4 bits) proporcionan margen para cálculos iterativos sin desbordamiento. El conjunto de instrucciones paralelas admite MAC con movimientos de datos paralelos, lo que permite una implementación eficiente del filtro FIR/IIR.

**Memoria Harvard doble:** Se accede a la memoria de programa (Flash) y a la memoria de datos (RAM) a través de buses separados. El bus de programa obtiene instrucciones (y datos opcionales a través del espacio de programa), mientras que el bus de datos lee/escribe operandos. Esta arquitectura de doble bus elimina el cuello de botella de Von Neumann.

**Módulo PWM:** El módulo PWM de 6 canales genera señales PWM complementarias con tiempo muerto programable, compatibles con el accionamiento de motores trifásicos. El reloj PWM de 96 MHz proporciona una resolución de 15 bits a frecuencias típicas de accionamiento de motores (por ejemplo, PWM de 20 kHz = resolución de ciclo de trabajo de 15 bits). Las cuatro entradas de fallo pueden desactivar inmediatamente las salidas PWM para protección contra sobrecorriente.

**Sincronización ADC:** Los módulos ADC pueden sincronizarse con los eventos de recarga PWM a través del módulo Quad Timer, asegurando que la detección de corriente se produce en el punto óptimo del ciclo PWM (normalmente en el centro PWM para un rizado mínimo). Esta sincronización de hardware elimina la necesidad de disparadores ADC programados por software.