W25Q128JVSIQ

El W25Q128JVSIQ es un dispositivo de memoria NOR Flash serie de 128 M bits (16 M bytes) de Winbond Electronics, alojado en un encapsulado SOIC de 8 patillas y 208 milímetros. Forma parte de la familia SpiFlash y admite interfaces SPI estándar, SPI doble y SPI cuádruple, proporcionando un acceso a datos flexible y de alta velocidad para aplicaciones de almacenamiento de código, registro de datos y ejecución in situ (XIP).

La matriz de memoria está organizada en 65.536 páginas programables de 256 bytes cada una. El dispositivo admite una granularidad de borrado flexible: sectores de 4 KB (4.096 en total), bloques de 32 KB, bloques de 64 KB (256 en total) y borrado de chip completo. El tiempo de programación de una página suele ser de 3 ms, y el tiempo de borrado de un bloque es de aproximadamente 120 ms para un bloque de 32 KB.

La frecuencia de reloj SPI admite hasta 133 MHz, lo que permite velocidades de datos equivalentes de 266 MHz en modo de E/S doble y 532 MHz en modo de E/S cuádruple. En modo SPI cuádruple a 133 MHz, el caudal efectivo de datos puede alcanzar los 66 MB/s, superando a muchas memorias Flash paralelas. El dispositivo también admite los modos SPI 0 (CPOL=0, CPHA=0) y 3 (CPOL=1, CPHA=1).

El rango de tensión de funcionamiento es de 2,7 V a 3,6 V, compatible con sistemas lógicos estándar de 3,3 V. La corriente de lectura activa suele ser de 25 mA a 133 MHz. La corriente en espera suele ser de 15 uA, y la corriente de apagado desciende a menos de 1 uA, lo que hace que el dispositivo sea adecuado para aplicaciones alimentadas por batería.

Entre las funciones de seguridad se incluyen: protección contra escritura por software y hardware, protección de datos al encender y apagar, bits de bloqueo volátiles y no volátiles para la protección de sectores, registro de seguridad de 256 bytes programable una sola vez (OTP), número de serie único de 64 bits para la identificación del dispositivo y tres registros de seguridad de 256 bytes para el almacenamiento de datos de usuario. El registro Serial Flash Discoverable Parameters (SFDP) facilita la detección y configuración automática del software.

El dispositivo admite operaciones de suspensión y reanudación de programa/borrado, lo que permite la interrupción de operaciones de borrado largas para lecturas de mayor prioridad. El modo de lectura continua admite longitudes de envoltura configurables de 8, 16, 32 y 64 bytes para la optimización de la caché.

El W25Q128JVSIQ está cualificado para 100.000 ciclos de programación/borrado por sector con una especificación de retención de datos de 20 años. El rango de temperatura de funcionamiento es de -40C a +85C (grado industrial). El dispositivo cumple la directiva RoHS3, es MSL de nivel 3 (168 horas) y está clasificado como ECCN 3A991B1A. El embalaje en tubo es estándar.

La variante JV representa la última generación de la familia W25Q128, con modos SPI mejorados y mayor rendimiento que las anteriores variantes JQ y JM. El sufijo SIQ indica encapsulado SOIC-8, rango de temperatura industrial y encapsulado en tubo.

La W25Q128JVSIQ funciona como una memoria NOR Flash serie controlada mediante secuencias de comandos compatibles con SPI emitidas por un microcontrolador host o SoC.

Arquitectura de memoria: La matriz de 128M bits (16M bytes) está organizada como un espacio de direcciones plano de 000000h a FFFFFFh (direccionamiento de 24 bits). La matriz se divide jerárquicamente en: 256 bytes por página (65.536 páginas en total), 16 páginas por sector de 4 KB (4.096 sectores en total) y 256 páginas por bloque de 64 KB (256 bloques en total). Esta estructura en capas permite una granularidad de borrado flexible: un único sector de 4 KB puede borrarse de forma independiente, mientras que bloques más grandes o todo el chip pueden borrarse para operaciones masivas.

Protocolo de comandos SPI: El host se comunica con el dispositivo mediante la afirmación de /CS bajo, el reloj en un comando de 8 bits opcode en DI (IO0), seguido de bytes de dirección y bytes de datos según lo requiera el comando específico. Los datos se introducen en el flanco ascendente de CLK y se extraen en el flanco descendente. Cada secuencia de comandos finaliza con la desactivación de /CS. Los comandos de lectura estándar utilizan DI para la entrada de datos y DO para la salida de datos. En modo Dual SPI, tanto IO0 como IO1 sirven como líneas de datos bidireccionales. En modo Quad SPI, las cuatro líneas IO (IO0-IO3) transportan datos simultáneamente, cuadruplicando el rendimiento.

Operaciones de escritura: Antes de escribir datos, la región de memoria de destino debe estar borrada (todos los bits a 1). El comando Page Program (02h) escribe hasta 256 bytes de datos dentro de un único límite de página. Los datos escritos a través de los límites de página se envuelven al principio de la misma página, por lo que se requieren múltiples operaciones de programación de página para conjuntos de datos más grandes. El comando Write Enable (06h) debe emitirse antes de cualquier operación de programación o borrado. El bit WEL (Write Enable Latch) del Registro de Estado debe estar activado antes de que el dispositivo acepte comandos de escritura.

Operaciones de borrado: Hay cuatro comandos de borrado disponibles: Borrado de Sector (20h, 4 KB), Borrado de Bloque 32KB (52h), Borrado de Bloque 64KB (D8h), y Borrado de Chip (C7h/60h). Las operaciones de borrado ponen todos los bits de la región de destino a 1 (lógica ALTA). Los tiempos de borrado típicos son: borrado de sector 45 ms (máx. 200 ms), borrado de bloque de 32 KB 120 ms, borrado de bloque de 64 KB 150 ms y borrado de chip 40 segundos (máx. 200 segundos).

Suspender/Reanudar: El comando Suspender Programa/Borrado (75h) permite la interrupción de un programa en curso o una operación de borrado para que los datos puedan ser leídos desde un área diferente de la memoria. El comando Reanudar Programa/Borrado (7Ah) reinicia la operación suspendida. Esta función permite el acceso a datos en tiempo real durante ciclos de borrado largos.

Mecanismos de protección: La protección contra escritura se controla mediante bits del Registro de Estado y mecanismos de bloqueo. El pin /WP (IO2) puede utilizarse para proteger por hardware el Registro de Estado, evitando cambios accidentales en los ajustes de protección. La protección individual de sectores está disponible a través de los bits de Protección de Bloques (BP3-BP0) en los Registros de Estado. Una vez activados, la función de Bloqueo de Sector impide permanentemente la modificación de los ajustes de protección de los sectores seleccionados.

Gestión de energía: El dispositivo soporta el modo Deep Power-Down al que se accede mediante el comando B9h, reduciendo el consumo de corriente a menos de 1 uA. Para salir del modo de apagado profundo es necesario ejecutar el comando Release from Deep Power-Down (ABh) seguido de un retardo mínimo de 3 us. Durante el encendido, el dispositivo entra automáticamente en modo de espera y /CS debe mantenerse ALTO durante la rampa de encendido para evitar comandos espurios.