sn74lvc2g74dcur

إن SN74LVC2G74 عبارة عن دوارة قلابة واحدة من النوع D من النوع D ذات حافة موجبة من عائلة TI's 74LVC المنطقية، تقدم مدخلات غير متزامنة مسبقة الضبط (PRE) ومسح (CLR) مع مخرجات Q و Q-bar التكميلية. على الرغم من البادئة ‘2G’ (التي تشير إلى جهاز ثنائي البوابة في عائلة LVC)، فإن هذا الجزء يحتوي على عنصر قلاب واحد مع كل من الضبط المسبق والمسح - يشير ‘2G’ إلى عدد البوابات التقريبي، وليس عدد القلابات.

يعمل الجهاز عبر نطاق جهد واسع من 1.65 فولت إلى 5.5 فولت، مما يجعله مناسبًا لأنظمة الجهد المختلط. عند جهد 5 فولت، يبلغ الحد الأقصى لتأخير الانتشار 4.4 نانومتر مع حمل 50 فلط فولت ويصل الحد الأقصى لتردد الساعة إلى 200 ميجاهرتز. يبلغ زمن الإعداد 1.1 نانومتر فقط وزمن الانتظار 500 ps عند 5 فولت، مما يتيح تصميمات متزامنة عالية السرعة.

يضبط الدخل المسبق غير المتزامن (PRE، منخفض نشط) Q مرتفعًا بغض النظر عن مدخلات الساعة والبيانات. يضبط دخل المسح غير المتزامن (CLR، منخفض نشط) Q منخفضًا بغض النظر عن المدخلات الأخرى. عندما يكون كل من PRE وCLR غير نشط (مرتفع)، يتم نقل البيانات عند المدخل D إلى Q عند الحافة الصاعدة ل CLK. هذه القدرة المستقلة المسبقة/المسح المستقلة مفيدة لتهيئة التشغيل وإعادة الضبط اليدوي ودوائر المصافحة.

تقوم ميزة Ioff بتعطيل المخرجات عندما يكون VCC عند 0 فولت، مما يمنع تيار التدفق العكسي الضار في تطبيقات خفض الطاقة الجزئي والإدخال المباشر. يمكن لمحرك الخرج ± 24 مللي أمبير عند 3.3 فولت (± 32 مللي أمبير عند 5 فولت) أن يقود مؤشرات LED مباشرةً أو واجهة مع مدخلات على مستوى TTL. الحد الأقصى 10 ميجا أمبير ICC يجعل الجهاز مناسباً للدوائر المنطقية دائمة التشغيل.

تشغل الحزمة VSSOP-8 (DCU) مساحة 4.6 مم² فقط من مساحة اللوحة، أي نصف حجم الحزمة البديلة SSOP-8 (DCT) تقريبًا. كما تقدم TI أيضًا حزمة DSBGA (مقياس الرقاقة) (لاحقة YZP) بحجم 1.91 × 0.91 مم للتصميمات فائقة الصغر. ويدعم نطاق التشغيل من -40 درجة مئوية إلى +125 درجة مئوية (لاحقة DCUR) تطبيقات السيارات والتطبيقات الصناعية.

** ** يستخدم SN74LVC2G74 بوابة نقل CMOS وبنية مزلاج رئيسي-عبد قائمة على العاكس. في المرحلة المنخفضة من CLK، تكون المزلاج الرئيسي شفافًا ويتتبع الإدخال D. عند ارتفاع حافة CLK، تغلق المزلاج الرئيسي وتفتح المزلاج التابع، فتنقل قيمة D الملتقطة إلى خرج Q. يضمن هذا السلوك الذي يتم تشغيله على الحافة أن يتغير Q مرة واحدة فقط في كل دورة ساعة.

**التعيين المسبق والمسح غير المتزامن:** تتجاوز المدخلات PRE وCLR المسار المسجّل على مدار الساعة. عندما يكون PRE منخفضًا، يجبر مسار سحب داخلي Q على الارتفاع بغض النظر عن CLK وD. عندما يكون CLR منخفضًا، يجبر مسار سحب داخلي Q على الانخفاض. يكون كلا المدخلين حساسين للمستوى ومنخفضين بشكل نشط. إذا تم تأكيد كل من PRE وCLR في نفس الوقت، يرتفع كل من Q و Q-bar (حالة غير صالحة)؛ ويحدد آخر واحد تم تحريره الإخراج النهائي.

**إيقاف التشغيل الجزئي لإيقاف التشغيل: ** عندما يكون VCC = 0 فولت، تضع دارة إيقاف التشغيل جميع دبابيس الإدخال/الإخراج في حالة مقاومة عالية. هذا يمنع تدفق التيار من التدفق من إشارة خارجية (على سبيل المثال، من جهاز يعمل بالطاقة على نفس الناقل) من خلال الثنائيات الداخلية ESD ثنائية SN74LVC2G74 إلى سكة VCC غير المزودة بالطاقة. هذا أمر بالغ الأهمية لأنظمة المبادلة الساخنة والنسخ الاحتياطي للبطارية حيث قد يتم تشغيل بعض الأجهزة بينما لا يتم تشغيل أجهزة أخرى.

** التشغيل بجهد عريض: ** تستخدم بنية LVC عملية CMOS رقيقة الأكسيد CMOS التي تدعم التشغيل بجهد 1.65 فولت إلى 5.5 فولت. تقبل دبابيس الإدخال الفولتية حتى 5.5 فولت بشكل مستقل عن VCC، مما يسمح للجهاز بالتحويل بين نطاقات الجهد (على سبيل المثال، إشارات الإدخال 3.3 فولت مع VCC 1.8 فولت).